Seminare

Virtual Prototyping mit SystemC

Heutige Unternehmen haben es mit komplexen Hardwarearchitekturen zu tun, z.B. mit heterogenen Multicore-Systemen, die im Rahmen autonomer Systeme eingesetzt werden. Darüber hinaus haben sie aufgrund vieler Wettbewerber auf dem Markt einen ständigen Druck, ihre Produkte schnell zu liefern. Um diese Anforderungen zu erfüllen, sind neue Entwicklungswerkzeuge und Ansätze für das Design der elektronischen Systemebene erforderlich. In der Vergangenheit wurde die Software nach der Hardware entwickelt. Um die Time-to-Market, die Kosten und den Aufwand zu reduzieren, ist es notwendig, Soft- und Hardware parallel zu entwickeln. Ein effektiver Ansatz dafür bietet Virtual Prototyping.

Virtuelle Prototypen sind schnelle, voll funktionsfähige Softwaremodelle physikalischer Hardwaresysteme, die komplette elektronische Systeme mit angemessener Simulationsgeschwindigkeit modellieren können. Darüber hinaus ist es einfacher, das Produkt als virtuelle Hardware in the Loop (vHIL) kontinuierlich zu testen, da der virtuelle Prototyp eine große Sichtbarkeit und Kontrollierbarkeit bietet. Es gibt hilfreiche und leistungsfähige Debugging-Mechanismen für virtuelle Prototypen, die auf einem realen Hardwaresystem kaum vorstellbar sind. Dies führt zu einer höheren Produktqualität und somit zu niedrigeren Supportaufwand.

Die am weitesten verbreiteste Modellierungssprache für das Design auf elektronischer Systemebenen ist SystemC (IEEE Standard 1666). In diesem Seminar werden wir die wichtigsten Konzepte von SystemC und Transaction Level Modeling (TLM) behandeln und wie man diese Konzepte in der Praxis gezielt anwenden kann. Die Inhalte werden durch praktische Hands-On Übungen unterstützt um das Verständnis zu stärken. Das Seminar kann auf Ihre aktuellen Bedürfnisse und Ihren Wissensstand gezielt zugeschnitten werden.

Ziel des Seminars

Dieses Seminar dient dazu, ein umfassendes Verständnis des virtuellen Prototypings mit der Sprache SystemC und ihren TLM-Erweiterungen zu erwerben. Konkret erwerben Sie Fähigkeiten in den folgenden Themen:

  • Systemmodelle und Spezifikationen
  • Methodik der virtuellen Produktentwicklung für eingebettete Systeme
  • Hardware/Software Co-Entwicklung mit Virtual Prototyping
  • Modellierung mit Cycle- und Pin-Akkuraten SystemC
  • Modellierung auf höherer Abstraktionsebene mit Transaction Level Modeling (TLM)

Inhalt des Seminars

Introduction to VP

  • Shift Left
  • Accuracy Speed Tradeoff

SystemC Basics

  • Modules
  • SystemC Kernel, Discrete Event Model
  • SC_THREAD vs. SC_METHOD
  • Time and Events
  • Channels
  • Interfaces
  • Signals
  • Ports, Multiports and Port Arrays
  • Event Queues
  • Default Event
  • Event Finders

Transaction Level Modeling

  • TLM Basic Concept
    • Interfaces
    • Generic Payload
  • LT Concept
    • Blocking Transport
    • Temporal Decoupling
      Quantum Keeping
    • DMI
    • Debug Transport
  • AT Concept
    • Base Protocol (4 Phase Handshake)
    • Exclusion Rule, Backpressure
    • Pipelining of Transactions
    • Payload Event Queue
  • Payload Pools aka Memory Manager
  • TLM Advanced:
    • Simple Sockets
    • Tagged vs. Multipasstrough Sockets
    • Backpressure
    • Custom Protocols
    • Payload Extensions