Fraunhofer-Institut für Experimentelles Software Engineering IESEHeutige Unternehmen haben es mit komplexen Hardwarearchitekturen zu tun, z.B. mit heterogenen Multicore-Systemen, die im Rahmen autonomer Systeme eingesetzt werden. Darüber hinaus haben sie aufgrund vieler Wettbewerber auf dem Markt einen ständigen Druck, ihre Produkte schnell zu liefern. Um diese Anforderungen zu erfüllen, sind neue Entwicklungswerkzeuge und Ansätze für das Design der elektronischen Systemebene erforderlich. In der Vergangenheit wurde die Software nach der Hardware entwickelt. Um die Time-to-Market, die Kosten und den Aufwand zu reduzieren, ist es notwendig, Soft- und Hardware parallel zu entwickeln. Ein effektiver Ansatz dafür bietet Virtual Prototyping.
Virtuelle Prototypen sind schnelle, voll funktionsfähige Softwaremodelle physikalischer Hardwaresysteme, die komplette elektronische Systeme mit angemessener Simulationsgeschwindigkeit modellieren können. Darüber hinaus ist es einfacher, das Produkt als virtuelle Hardware in the Loop (vHIL) kontinuierlich zu testen, da der virtuelle Prototyp eine große Sichtbarkeit und Kontrollierbarkeit bietet. Es gibt hilfreiche und leistungsfähige Debugging-Mechanismen für virtuelle Prototypen, die auf einem realen Hardwaresystem kaum vorstellbar sind. Dies führt zu einer höheren Produktqualität und somit zu niedrigeren Supportaufwand.
Die am weitesten verbreiteste Modellierungssprache für das Design auf elektronischer Systemebenen ist SystemC (IEEE Standard 1666). In diesem Seminar werden wir die wichtigsten Konzepte von SystemC und Transaction Level Modeling (TLM) behandeln und wie man diese Konzepte in der Praxis gezielt anwenden kann. Die Inhalte werden durch praktische Hands-On Übungen unterstützt um das Verständnis zu stärken. Das Seminar kann auf Ihre aktuellen Bedürfnisse und Ihren Wissensstand gezielt zugeschnitten werden.